при наборе управляющих сигналов 0100 вход 3 соединяется с выходом /, а вход тактовых импульсов - с выходом 2.

При наборе управляющих сигналов 1000 на выходе / будет нулевой сигнал, а тактовые импзльсы будут проходить на выход 2.

Если управляющие сигналы запоминаются с помощью триггеров, то вместе с сигналами Со-Сз будут сформированы и их инверсные сигналы Со-Сз, и те же самые логические функции могут быть реализованы более простым способом.

Рассмотрим особенности выполнения логических операций И и ИЛИ. Это приведет к лучшему пониманию логики функционирования практических схем.

Проанализируем, как с помощью логических схем и связей между триггерами с единственным входом типа MS можно построить регистр, в который можно записывать и из которого можно считывать данные в последовательной и параллельной форме. На рис. 6.6 приведена схема 8-разрядного регистра, причем для простоты показаны только четыре триггера: Qo, Qi, Q2 и Qj.

При наборе управляющих сигналов 0001 (рис. 6.7) схема функционирует как сдвиговый регистр, и двоичные разряды записываемых данных поступают по одному в каждый такт времени на левый последовательный вход схемы синхронно с импульсами синхрогенератора и сдвигаются далее вдоль регистра вправо (жирные линии на рис. 6.7). Данные могут считываться либо параллельное выходов Qo, Qi, Q7, либо последовательно с правого выхода схемы (с выхода триггера Q7).

При наборе управляющих сигналов 0010 (рис. 6.8) вход каждого триггера оказывается соединенным с выходом предыдущего справа, а двоичные разряды записываемых данных поступают на правый последовательный вход схемы синхронно с импульсами синхрогенератора и сдвигаются вдоль регистра влево. Данные могут считываться либо с выходов Qo, Qi, Q7 параллельно, либо последовательно с левого последовательного выхода схемы, соединенного с выходом триггера Qo.

При наборе управляющих сигналов 0100 (рис. 6.9) данные поступают на входы каждого из триггеров в параллельной форме (на параллельные входы схемы регистра) в течение времени, равного длительности одного импульса синхронизации, и могут считываться параллельно с соответствующих выходов.

Ц.посл.дыход <>Pfj

Л. поел, вход

Тактовые импульсы

Б

-триггер

MS- триггер

Рис. 6.6. Схема регистра-

Р^т Р\, Рг, .... Pi - параллельные входы; <?о, Qi, (?2, Q? - параллельные выходы

Рис. 6.7. Фрагмент схемы регистра при последовательном вводе данных слева

триггер

MS-триггёр

Пр поел

Ibixo

Л поел, бход

Тактовые импульсы

С,(0)

С г [01

. Co

Манные 8 парал. форме от Q( Qy и т. д.

OmQg

Н Л. триггерам и далее к л. выходу {см. рис. B.S]

От других триггеров

Пр. поел, вход

Рис. 6.8, Фрагмент схемы peiHCTpa при последовательном вводе данных справа

Парал вход и дыход Парал. вход и дыхоЗ разряда О разряда 1

Тантодые. импульш

С о (О)

££/1

Рис. 6.9. Левый фрагмент схемы регистра при параллельном вводе п выводе данных

При наборе управляющих сигналов 1000 на входах всех триггеров будет нулевой сигнал, поэтому при поступлении следующего синхроимпульса на выходах всех триггеров установятся нулевые сигналы (произойдет очистка регистра).